문서의 임의 삭제는 제재 대상으로, 문서를 삭제하려면 삭제 토론을 진행해야 합니다. 문서 보기문서 삭제토론 인텔 P5 마이크로아키텍처 (문단 편집) == 특징 == [[파일:pentium_diagram.jpg]] 대표적인 특징은 [[인텔 80486 시리즈|486]]에 비해 개선된 사항들로, 다음과 같다. * 코어 레벨 (486 대비) * 프론트 엔드/백 엔드 공통 * 두 개의 정수 파이프라인으로 구성된 슈퍼스칼라 아키텍처 * 프론트 엔드 * 분기 예측 도입 및 분기 대상 버퍼(BTB) 추가 * 명령어 인출 대역폭이 사이클당 16 바이트 → 32바이트로 증가 (2배) * 정렬되지 않은 경우의 명령어 인출 성능 개선 (split fetching 도입) * 백 엔드 * 간단한 명령어를 처리할 수 있는 정수 파이프라인 (V-Pipe) 추가 (총 1개→2개) * 하드웨어 곱셈 유닛 추가 * 빨라진 부동 소수점 연산 장치(FPU) * FPU의 파이프라인화 * 명령어 실행 latency, throughput 개선 * 간단한 부동소수점 명령어와 뒤따르는 FXCH 명령어를 병렬로 실행 가능 * 마이크로코드 개선 * 메모리 서브 시스템 * 코드 캐시와 데이터 캐시의 분리 * 캐시 구성이 8 KB, 4-way → (I) 8 KB, 2-way + (D) 8 KB, 2-way 로 변화 * 데이터 캐시를 2개의 뱅크로 나누어 동시에 접근할 수 있도록 함 * 캐시 라인 크기가 16B → 32B로 증가 * 4M 페이지 지원 추가 (Page Size Extension) * 4M DTLB 추가 * 기타 * 파이프라인은 80486과 동일하게 5단계(PF-D1-D2-EX-WB)로 구성 * CMPXCHG8B, CPUID, RDTSC 등의 명령어 추가 * 프로세서 레벨 (486 대비) * 32비트에서 64비트로 넓어진 외부 데이터 버스폭 슈퍼스칼라 구조의 도입 및 부동소수점 유닛의 개선으로 으로 486 대비 클럭당 성능이 크게 향상되었다. 다만 순차적 실행 방식 등의 한계로 인해 P5에 최적화된 컴파일러로 재컴파일하지 않은 경우 최적화된 바이너리 대비 정수 연산에서 30%, 부동소수점 연산에서 50% 가량 낮은 성능을 보였다고 한다. P5와 P54 모델 중, 초기형 저클럭 모델에는 FDIV 버그가 존재한다. 또한 잘못된 CMPXCHG8B 명령어가 LOCK 접두사와 사용된 경우 시스템이 정지하는 F00F 버그도 존재하였으나 해당 버그의 경우 운영체제 차원에서 해결 가능하여 FDIV 버그와 달리 크게 이슈화되지는 않았다.저장 버튼을 클릭하면 당신이 기여한 내용을 CC-BY-NC-SA 2.0 KR으로 배포하고,기여한 문서에 대한 하이퍼링크나 URL을 이용하여 저작자 표시를 하는 것으로 충분하다는 데 동의하는 것입니다.이 동의는 철회할 수 없습니다.캡챠저장미리보기